哪些网站提供响应式WordPress报名表单？

有哪些网站是响应式的,wordpress报名表单,公司建设网站成果预测,关键词竞价广告目录1、前言2、目前主流的FPGA图像缩放方案3、本方案的优越性4、详细设计方案5、vivado工程详解6、上板调试验证并演示7、福利#xff1a;工程源码获取1、前言 代码使用纯verilog实现#xff0c;没有任何ip#xff0c;可在Xilinx、Intel、国产FPGA间任意移植#xff1b; 图… 目录1、前言2、目前主流的FPGA图像缩放方案3、本方案的优越性4、详细设计方案5、vivado工程详解6、上板调试验证并演示7、福利工程源码获取1、前言 代码使用纯verilog实现没有任何ip可在Xilinx、Intel、国产FPGA间任意移植 图像缩放的实现方式很多最简单的莫过于Xilinx的HLS方式实现用opencv的库以c语言几行代码即可完成但大多使用了IP导致在其他FPGA器件上移植变得困难。 本文详细描述了纯verilog实现设计方案工程代码编译通过后上板调试验证文章末尾有演示视频可直接项目移植适用于在校学生做毕业设计、研究生项目开发也适用于在职工程师做项目开发可应用于医疗、军工等行业的数字成像和图像传输领域 提供完整的、跑通的工程源码和技术支持 工程源码和技术支持的获取方式放在了文章末尾请耐心看到最后 关于HLS实现图像缩放请参考我之前写的文章HLS实现图像缩放点击查看HLS图像缩放 关于纯verilog实现图像缩放请参考我之前写的文章纯verilog实现图像缩放点击查看verilog图像缩放 本设计基于我之前写的文章纯verilog实现图像缩放开发 2、目前主流的FPGA图像缩放方案 目前市面上主流的FPGA图像缩放方案如下 1Xilinx的HLS方案该方案简单易于实现但只能用于Xilinx自家的FPGA关于HLS实现图像缩放请参考我之前写的文章HLS实现图像缩放点击查看HLS图像缩放 2非纯Verilog方案大部分代码使用Verilog实现但中间的fifo或ram等使用了IP导致移植性变差难以在Xilinx、Altera和国产FPGA之间自由移植 3纯Verilog方案也就是本方案一个字牛逼 3、本方案的优越性 一个字牛逼表现如下 1纯Verilog代码实现学习性和阅读性达到天花板 2移植性达到天花板Xilinx、Altera和国产FPGA之间自由移植 3算法达到天花板融合了邻近插值和双线性插值两种算法 4实用性达到天花板采用串口协议帧控制切换不同于市面上验证性和实验性的工程本设计直接面向实用工程贴近真实项目由串口控制缩放分辨率做类似项目的兄弟可直接拿去用一个月工资直接拿到手。。。 4、详细设计方案 图中使用到了HDMI输出HDMI输出由silicon9134芯片驱动关于这部分请参考我之前写的文章点击查看silicon9134驱动HDMI输出 图中使用到了FDMA做图像缓存关于这部分请参考我之前写的文章点击查看FDMA图像缓存 关于纯verilog实现图像缩放请参考我之前写的文章纯verilog实现图像缩放点击查看verilog图像缩放 那篇文章详细描述了纯Verilog实现任意尺寸图像缩放的方案本设计也是基于那个工程修改了增加了适用于真实项目的串口控制功能这里只讲新增部分的设计方案 关于串口协议帧部分请参考我前面写的文章串口协议帧 串口协议帧控制缩放分辨率协议如下 有效数据的高两个字节决定输出分辨率的宽 有效数据的低两个字节决定输出分辨率的高 比如 有效数据0x050x000x020xd0表示输出1280x720的视频 有效数据0x030x200x020x58表示输出800x600的视频 有效数据0x070x800x040x38表示输出1920x1080的视频 具体操作如下 上电后默认输出原图分辨率为1280x720 串口发送指令控制缩放模块逻辑如下 串口指令分辨率参数同时传递给图像缩放模块、FDMA和VGA时序模块 如果串口指令分辨率小于原图则控制图像缩放模块做缩小操作将缩小后的分辨率给FDMA将制定分辨率的图片写入DDR3缓存后输出同时VGA时序模块只输出制定大小的有效图像即缩小后的分辨率图像 如果串口指令分辨率大于原图则控制图像缩放模块做放大操作将缩小后的分辨率给FDMA将制定分辨率的图片写入DDR3缓存后输出同时VGA时序模块只输出制定大小的有效图像即放大后的分辨率图像 下面给出串口指令发送举例 串口切换部分代码如下 always (*) beginif(~pll_resetn) beginw_ddr_clkcmos_pclk;disp_hd1280;disp_vd720; endelse if(r_rx_data32h050002d0) begin //1280x720w_ddr_clkcmos_pclk;disp_hd1280;disp_vd720; endelse if(r_rx_data32h03200258) begin //800x600w_ddr_clkcmos_pclk;disp_hd800;disp_vd600; endelse if(r_rx_data32h028001e0) begin //640x480w_ddr_clkcmos_pclk;disp_hd640;disp_vd480; endelse if(r_rx_data32h05000400) begin //1280x1024w_ddr_clkclk_hdmi;disp_hd1280;disp_vd1024; endelse if(r_rx_data32h0690041a) begin //1680x1050w_ddr_clkclk_hdmi;disp_hd1680;disp_vd1050; end else if(r_rx_data32h07800438) begin //1920x1080w_ddr_clkclk_hdmi;disp_hd1920;disp_vd1080; endelse begin //1280x720w_ddr_clkcmos_pclk;disp_hd1280;disp_vd720; end end这里设置了5种不同的分辨率有缩小也有放大可以根据自身项目修改参数自由配置 5、vivado工程详解 开发板Xilinx Artix7开发板 开发环境Vivado2019.1 输入OV5640摄像头原始分辨率1280x720p 输出HDMI1080P分辨率下的输出分辨率有效区域显示 工程BD如下 工程代码架构如下 6、上板调试验证并演示 静态展示如下 演示视频如下 FPGA纯Verilog实现任意尺寸图像缩放串口指令控制7、福利工程源码获取 福利工程代码的获取 代码太大无法邮箱发送以某度网盘链接方式发送 资料获取方式私或者文章末尾的V名片。 网盘资料如下