如何将代练服务合法地纳入国内电商平台进行备案？

做代练网站能备案,国内的电商平台,公司建设网站费用会计分录,老鹰画室网站哪家做的前言#xff1a;本章内容主要是演示Vivado下利用Verilog语言进行电路设计、仿真、综合和下载的示例#xff1a;表决器#xff08;三人表决器#xff09;。 功能特性#xff1a; 采用 Xilinx Artix-7 XC7A35T芯片 配置方式#xff1a;USB-JTAG/SPI Flash 高达100MHz 的内部…前言本章内容主要是演示Vivado下利用Verilog语言进行电路设计、仿真、综合和下载的示例表决器三人表决器。 功能特性 采用 Xilinx Artix-7 XC7A35T芯片 配置方式USB-JTAG/SPI Flash 高达100MHz 的内部时钟速度 存储器2Mbit SRAM   N25Q064A SPI Flash样图旧款为N25Q032A通用IOSwitch x8LEDx16Buttonx5DIPx8   通用扩展IO32pin 音视频/显示 7段数码管x8 VGA视频输出接口 Audio音频接口 通信接口UARTUSB转UART   Bluetooth蓝牙模块 模拟接口 DAC8-bit分辨率   XADC2路12bit 1Msps ADC 目录 Ⅰ. 前置知识 0x00 表决器 0x01 真值表表示 0x02 卡诺图表示 0x03 逻辑表达式 Ⅱ. Verilog实现 0x00 新建工程并添加的IP包 0x01 利用IP器件创建电路 0x02 Test Bench——添加仿真激励文件 0x03 仿真记录与分析  Ⅲ. 解释说明 Ⅰ. 前置知识 0x00 表决器 以三人表决器为例说明多人表决电路的原理。 设三人表决器中输入为A、B、C同意用1表示不同意用0表示。输出为FA、B、C三者中多数同意提案通过否则提案不被通过通过用1表示不通过用0表示。 0x01 真值表表示 输入 输出 A B C F 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 0x02 卡诺图表示 0x03 逻辑表达式 过程写输出表达式即把输出结果为一的输入相加。如上F的一的有四个把结果为一对应的输入写出即可,再化简可通过卡诺图以及逻辑表达式化简。 可用狄摩根律转化为与非形式 若此步有不清楚的可留言 Ⅱ. Verilog实现 在本次Verilog实现表决器的功能中我们学习如何利用他人封装好的组件型IP器件进行设计故选择为工程添加所需IP包的方法。 0x00 新建工程并添加的IP包 在工程settings中IP的Repository中选择所需IP包的存放目录 点击Select在图所示对话框中点击ok Repositories自动更新如图 点击OK完成IP包的添加 0x01 利用IP器件创建电路 点击Flow Navigator中的IP INTEGRATOR下Create Block Design为电路设计命名 点击OK后工程自动更新至如图 在Diagram窗中点击按钮添加IP器件。 根据原理中的FABBCCA本实验添加两种基本器件AND和OR 如图 完成后Design窗自动更新至下图效果 在Diagram窗完成器件添加 之后添加基本引脚 增加输入引脚3个命名自拟 可以为A、B、C输出1个可以命名为F。 完成连线如图 点击检查布线的正确性 另外可点击可以自动优化布线但这一步并不是必须的 可得出下图 点击【保存】按钮保存电路设计文件 在Sources栏可以看到新增的文件如图 点击该新增文件如图 点击Create HDL Wrapper菜单。